LAE5UM-25F-7BG381E LA-ECP5 Field Programmable Gate Array (FPGA) IC 197 1032192 24000 381-FBGA

HCPL-2611-020E Optoisolatore di uscita logica 10MBd Schottky Clamped 5000Vrms 15kV/μs

Caratteristiche delLAE5UM-25F-7BG381E

* Densità logica più elevata per una maggiore integrazione del sistema
 * LUT da 12K a 44K
 * 197-203 I/O programmabili dall'utente
* SERDES incorporato
 * 270 Mb/s, fino a 3,2 Gb/s, interfaccia SERDES (ECP5UM Automotive)
 * Supporta eDP in RDR (1,62 Gb/s) e HDR(2,7 Gb/s)
 * Fino a quattro canali per dispositivo: PCI Express,Ethernet (1GbE, XAUI e SGMII) e CPRI
* sysDSPTM
 * Architettura a fette completamente cascatabile
 * 12 a 160 fette per un' elevata moltiplicazione e accumulazione
 * Operazioni ALU potenti a 54 bit
 * Divisione temporale Multiplexing MAC Sharing
 * arrotondamento e tronco
 * Ogni fetta supporta
 * Mezza 36 x 36, due 18 x 18 o quattro moltiplicatori 9 x 9
 * Operazioni avanzate 18 x 36 MAC e 18 x 18 Multiplicare-multiplicare-accumulare (MMAC)
* Risorse di memoria flessibili
 * fino a 1.944 Mb di sysMEMTM Embedded Block RAM (EBR)
 * RAM distribuita da 194K a 351K bit
* sysCLOCK PLL e DLL analogici
 * Quattro DLL e quattro PLL in LAE5-45; due DLL e due PLL in LAE5-25 e LAE5-12
* Sorgente sincrono di ingresso/uscita pre-progettato
* Registri DDR nelle celle I/O
 * Funzionamento dedicato di livellamento lettura/scrittura
 * Logica di ingranaggio dedicata
 * Sostenere gli standard sincroni
 * ADC/DAC, 7:1 LVDS, XGMII
 * Dispositivi ADC/DAC ad alta velocità
 * Supporto dedicato alla memoria DDR2/DDR3 e LPDDR2/LPDDR3 con logica DQS, velocità di trasmissione fino a 800 Mb/s
* Programmabile sysI/OTM Buffer Supporta Wide
Gamma di interfacce
 * Terminazione on-chip
 * LVTTL e LVCMOS 33/ 25/18/15/12
 * SSTL 18/15 I, II
 * HSUL12
 * LVDS, Bus-LVDS, LVPECL, RSDS, MLVDS
 * interfacce di ingresso subLVDS e SLVS, MIPI D-PHY
* Configurazione del dispositivo flessibile
 * Banca condivisa per le I/O di configurazione
 * Interfaccia flash di avvio SPI
 * Supporto di immagini a doppio avvio
 * SPI schiava
 * TransFRTM I/O per semplici aggiornamenti di campo
* Sostegno per l'attenuazione dell'interruzione di un singolo evento (SEU)
 * Detezione di errori morbidi Embedded hard macro
 * Correzione di errori morbidi senza interrompere il funzionamento dell' utente
 * Iniezione di errore morbido Emulare l'evento SEU per eseguire il debug del sistema di gestione degli errori
* Supporto a livello di sistema
 * Conforme alle normative IEEE 1149.1 e IEEE 1532.
 * Reveal Logic Analyzer
 * Oscillatore on-chip per l'inizializzazione e l'uso generale
 * 1.1 V di alimentazione del nucleo

Descrizioni diLAE5UM-25F-7BG381E

La famiglia ECP5 Automotive di dispositivi FPGA è ottimizzata per fornire caratteristiche ad alte prestazioni come:
Un'architettura DSP migliorata, SERDES ad alta velocità e interfacce sincrone di sorgente ad alta velocità in un
tessuto FPGA economico.

Classificazioni ambientali e di esportazioneLAE5UM-25F-7BG381E